存储系统性能 - 带宽计算

PCI-E Capacity:

CPU - 假设控制器采取Intel Xeon-5600系列处理器（Westmere Microarchiecture ），例如Xeon 5660，支撑DDR3-1333。CPU Bandwidth = 2.8GHz * 64bits / 8 =22.4 GB/s。

I/O模块（SLIC）- SLIC是很多人关怀的，因为它直接收/发送I/O。须要留意的是一个SLIC所能供给的带宽并不等于其所有端口带宽之和，还要看控制芯片和总线带宽。以SAS SLIC为例，一个SAS SLIC可能由两个SAS Controller构成，假设每个SAS Controller带宽大年夜约2200MB/s realworld，一个SAS port = 4 * 6Gbps /8 * 70% =2100MB/s；一个SAS Controller控制2*SAS port，可见单个SAS Controller无法处理两个同时满负荷运转的SAS port（2200MB/s < 4200MB/s），这里SAS Controller是个瓶颈-> Overprovisioning!全部SAS SLIC又是经由过程【x8 PCI-E 2.0】外围总线与【IOH】连接。x8 PCIe bandwidth = 8 * 500MB/s * 70% = 2800MB/s。如不雅两个SAS Controller满负荷运作的话，即4400MB/s > 2800MB/s，此时x8 PCIe总线是个瓶颈 -> Overprovisioning!

Tip：一个SAS Controller控制两个SAS Port，所以如不雅只须要用到两根bus，可以错开连接端口，大年夜而使的得两个SAS Controller都能获得应用。

其实还可以计算后端磁盘的带宽和，假设一个Bus最多能连250块盘，若是SAS 15K RPM则供给大年夜约12MB/s的带宽（非次序随机64KB，读写未知），12 * 250 = 3000MB/s > 2100MB/s -> Overprovisioning!

同理，对任何类型的SLIC，只要可以或许获得其端口速度、控制器带宽、PCIe带宽，即可知道瓶颈的地位。我选择算后端带宽的原因在于，前端你可以把容量设计的很大年夜，但问题是流量过来【后端】可否吃下来？Cache Full导致的Flush后端可否盖住？对后端带宽是个考验，所以以SAS为例或许可以让读者联想到更多。

PCI-Express – PCIe是有名的外围设备总线，用于连接高带宽设备与CPU通信，比如存储体系的I/O模块。X58供给了36 lane PCIe 2.0，是以36*500/1024 = 17.578125GB/s带宽。

QPI & IOH – QPI通道带宽可以经由过程计算公式获得，我大年夜手中材料直接获得的结不雅是19-24GB/s（运行在不合频率下的值）。IOH芯片总线频率是12.8GB/s （List of Intel chipsets这里获得，但不肯定总线频率是否就是指IOH本身的运行频率）< 17.578GB/s（36 Lane） -> Overprovisioning!

内存 – Mr.Block_SAN体系经由过程DMA (Direct Memory Access) 直接在Front End，内存以及Back end之间传输数据。是以须要知道内存是否供给了足够的带宽。3* DDR3，1333MHz带宽==29GB/s（平日内存带宽都是足够的），那么bit width应当是64bits。Westmere集成了内存控制器，是以极大年夜的降低了CPU与内存通信的延迟。Mr.Block_SAN采取【X58 IOH】替代原始的北桥芯片，X58 chipset供给36 lane PCIe2.0 = 17.578GB/s bandwidth（后面会有更多解释）。

OK，算完了，能答复Mr.Block_SAN最大年夜能供给若干带宽了吗？看下来CPU、RAM、QPI的带宽都上20GB/s，留给前后端的PCIe总线总共也只有18GB/s不到，即便如许也已经overload了IOH（12GB/s）。所以看来全部体系的瓶颈在IOH，只有12GB/s。当然，你还得算一下Mr.Block_SAN是否支撑足够多的外围设备（eg. I/O模块）来完全填衬┞封12GB/s，如不雅本身就不支撑那么多外围设备，那IOH也算不上是瓶颈了。别的，我看到已经有网友提出我的计算存在8b/10b编码换算缺点，因为小我对硬件体系编码尚未透辟研究，懂得这部分的读者可以本身对响应组件再乘以80%（我记得应当是）去掉落编码转换的开销。

这篇文┞仿更多的是一种举例式的解释，个中的数字和组件存在假设的情况。大年夜家在计算的时刻，可以参考这个思路将本身体系的参数和组件套用上去，大年夜而计算出本身体系的带宽瓶颈。

留意下图有点旧了，我把PCIe 36 Lane框成了MAX Bandwidth，因为那个时刻认为IOH应当有足够的带宽，但后来发明可能不是如许，但图已经被我擦了，所以就不改了。

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